性能高的串行数据架构将时钟振荡器抖动的焦点带到了前沿,目前市场上性能的高的石英晶体振荡器被广泛的使用在各种要求比较高的行业领域中,如汽车,工业,航空航天等各种领域范围.高速串行总线架构是当今高性能设计的标准.虽然并行总线标准正在经历一些变化,但串行总线是在多个市场和设备,计算机,手机,娱乐系统等之间建立起来的.串行总线在电路和电路板布局方面具有性能优势和设计简化(走线更少).当串行数据链路在处理系统中将数据从一点传输到另一点时,它们就像当今信息世界的动脉.为了确保数据的准确传递和接收,数字系统中的数据由时钟和数据恢复(CDR)电路控制,该电路随后充当数据系统中的握手.准确接收和解释数据的关键是准确知道时钟沿在任何时间点的"位置”.
由于发送和接收设备可以位于从同一桌面到世界另一端的任何位置,因此在每个不同的位置或环境中都存在影响时钟边沿如何偏离
发送数据的时间到设备接收和解释数据的时间.这些影响很多,包括温度,物理运动/振动,甚至时钟信号来源的架构.最终结果是
无论有没有准确的数据,"没有"显然在任何系统中都不是一个选项.对于最终用户来说,这可能意味着体验质量差以及对互联网会话和相关服务的中断(语音质量差,视频内容的观看体验不均匀或数据文件内容损坏).衡量时钟晶振边沿相对于预期位置精确程度的性能特征称为"抖动".有三种量化
测量中通常使用的抖动:
1.相位/均方根抖动——可视为"精细聚焦"测量.这通常被称为"绝对抖动",即时钟边沿位置与其理想位置之间的总差值和整体差值,通常通过网络分析仪测量信号的相位噪声来揭示(图A):
图A偏离理想边缘
2.峰值抖动和peaktopeak抖动,每种抖动都可以看作是一种"过程"测量,分为两个特性:
周期抖动(又称周期抖动)任何一个时钟32.768K周期与理想或平均时钟周期之间的差异——通常通过示波器测量信号周期来揭示(图B)
图B偏离理想时期
以及周期抖动任意两个相邻时钟周期的持续时间之差.这对以下方面可能很重要
微处理器和随机存取存储器接口中使用的某些类型的时钟贴片晶振产生电路,也用示波器测量(图C)
抖动性能/规格限值由ITUT,Telcordia和IEEE等标准化机构确定.本地以太网抖动的规格和测试方法不同于SDH/SONET/SYNCE(ITUT,Telcordia).
图C偏离无差异
抖动生成
随着下一代串行标准数据速率的增加,模拟异常对信号完整性和质量的影响比以往任何时候都大.信号路径中的导体,包括电路板走线,过孔,连接器和电缆,表现出更大的传输线效应,回波损耗和反射会降低信号电平,引起偏斜,并增加噪声和抖动.然而,一切都从基本系统时钟信号(SYSCLK或主时钟)开始.除了时钟振荡器信号的显著性能特征之外,根据所使用的架构和设计方法,创建信号的成本可能会有很大差异(超过10倍).为了帮助实现没有过多性能保护带(因此成本过高)的系统设计,本文重点介绍了用于创建符合每个特定高速串行数据(HSSD)实现方案的时钟信号的不同架构的更新.具体的抖动类型,定义和合规性测试方法已经有很好的记录,这里不再重复.
用于创建系统时钟的主要基础组件是石英晶体振荡器("XO"),这是一种已使用多年的证明技术.有源晶振本身具有固有的抖动特性,其输出抖动将根据设计/电路以及单价而变化.智能系统设计师意识到系统/产品/设计的总成本本身就是一个需要满足的"规范".本文描述了信号创建的每种方法以及一个推荐表,以帮助潜在用户避免产生比必要时更高的组件成本.
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