LVPECL差分晶体振荡器时钟源电路设计

石英晶体振荡器按照类型可以分为多种类别,而差分晶振则是有源晶振中高级别的.差分晶振相较于普通晶振而言,低电流电压可达到低值1V,工作电压在2.5V-3.3V,是普通贴片晶振所不能够达到的,差分晶振具有低电平,低抖动,低功耗等特性.差分晶振作为目前行业中要求高的,技术高的石英晶体振荡器,具有相位低,损耗低的特点.差分贴片晶体振荡器使用于产品中能够很容易地识别小信号,能够从容精确地处理'双极'信号,对外部电磁干扰(EMI)是高度免疫的.

对于一个在这种电路设计的新手去设计一个ADC系统,通过AD9269将1MHz到10MHz的模拟信号数字化.第一次看到数据表中的"时钟输入考虑"部分时,是很困惑.根据理解,如果有一个低抖动时钟源(例如石英晶体振荡器),那么基于PLL的时钟发生器/分配器(例如数据表和评估板设计中推荐的AD9517)可能不是首选.

在设计中,将使用专用于AD9269的单个时钟源.所以猜测,使用单个低抖动晶体振荡器将是最佳选择.主要考虑的是如何使用~10MHz模拟正弦输入信号最大化ADC中的ENOB.如果有更合适的时钟源设计,请推荐.假设有源晶振(XO)是最佳选择,我发现一些XO(例如LMK60E2-156M)提供<200fsRMS抖动和LVPECL输出(参见下表).

我决定使用这种XO,但是一旦我参考AD9269数据表来完成我的设计,我就会遇到一些问题：

(1)如果XO提供LVPECL差分晶振输出,我还需要ADCCLK输入和XOsrc输出之间的平衡-或变压器耦合的东西吗?

(2)如果是这样,你能否建议我如何配置XO的输出到巴伦或变压器?我想知道只需将地面终端更换为XO的输出就足够了.

(3)似乎AD9269接受高达480MHz的CLK频率,内部频率分频器提供最终采样频率.在ADC性能方面(ENOB,......),哪种时钟源配置更好?

-高频时钟源和高N分频(例如480MHzclksrc+/6div=80MHz晶振采样频率)

-低频时钟源且无分频(例如80MHzclksrc+/1div=80MHz采样频率)

我找到了一个参考设计,它似乎使用差分晶体振荡器作为时钟源,来自AD9467.我将XO配置为ADCCLK电路如下所示.

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