Cardinal Components Inc.

这是一家有着超强影响力的频率元器件制造商Cardinal公司，随着自身不断精进，对于行业的发展趋势总能以超前的视野看到很多问题的局限线，并利用自身的核心竞争力，使得其实现自我的逆袭，同时用心打磨每一款有源晶振，并收获无数的好评与称赞，凭着对于晶体行业的独特见解，更加深入了解更多关于晶振的奥秘。

高速串行总线架构是当今高性能设计的标准。虽然并行总线标准 经历了一些变化后，串行总线在多个市场和设备上建立起来——计算机、手机， 娱乐系统等等。串行总线提供了性能优势和设计简化(更少的走线) 在电路和电路板布局中。串行数据链路充当当今信息世界的动脉，因为它们从 处理系统中的一个点到另一个点。为了确保数字系统中数据的准确传送和接收由时钟和数据恢复(CDR)电路控制，其作用相当于数据系统中的握手。这 准确接收和解释数据的关键是准确了解时钟边沿的“位置” 在任何时间点。

因为发送和接收设备可以在任何地方-从同一桌面到桌面的另一端世界上，每个不同的位置或环境都有影响，可以影响时钟沿如何从发送数据的时间到设备接收并解释数据的时间。这些影响很多，包括温度、物理运动/振动，甚至时钟信号来源的架构。最终结果是 要么有准确的数据，要么没有，而“没有”显然从来不是任何系统的选项。对于最终用户来说，这意味着糟糕的体验质量以及对互联网会话和相关服务的干扰(无论是糟糕的语音质量、不均衡的 视频内容的观看体验或损坏的数据文件内容)。作为衡量标准的性能特征 时钟边沿的精确程度与预期值之比称为“抖动”。有三种量化通常用于测量的OSC振荡器抖动:

1.相位/均方根抖动——可被视为“精细聚焦”测量。这通常被称为 “绝对抖动”,即时钟边沿位置与实际位置的总差值 理想情况下，be通常通过网络分析仪测量信号的相位噪声来揭示(图A)

2.峰值抖动和峰峰值抖动，其中的每一个都可以被认为是一个“过程”测量，并且是中断的 归结为两个特征:

a.周期抖动(又称周期抖动)任何一个时钟周期与理想或平均时钟之间的差异 周期——通常通过用示波器测量信号周期来显示(图B)

b.周期间抖动——任意两个相邻时钟周期持续时间的差异。这对以下方面可能很重要 微处理器和RAM接口中使用的某些类型的时钟产生电路也需要测量 使用示波器(图C)

抖动性能/规格限值已由ITU-T、Telcordia等标准化机构确定 还有IEEE。本地以太网(IEEE)抖动的规格和测试方法与SDH/不同 SONET/SyncE (ITU-T，Telcordia)。

随着下一代串行标准的数据速率的提高，模拟异常对信号完整性和质量的影响比以往任何时候都大。信号通路中的导体，包括电路板迹线、过孔、连接器，以及布线表现出具有降低信号电平的回波损耗和反射的更大的传输线效应，引起偏斜，并增加噪声，从而增加抖动。然而，一切都从基本系统时钟信号开始（SYSCLK或主时钟）。
除了时钟信号的显著性能特性外
根据所使用的体系结构和设计方法，信号可以显著变化——超过10倍。协助实现了一个没有过多性能保护带（因此也没有过多成本）的系统设计专注于提供关于用于创建符合每个时钟信号的时钟信号的不同架构的更新具体的高速串行数据（HSSD）实现方案。特定抖动类型、定义和合规性测试方法已经有了很好的文档，这里不再赘述。

用来创建系统时钟的普遍基础组件是石英晶体振荡器(“XO”)，这是一项已经使用多年的成熟技术。晶体振荡器本身具有固有的抖动特性 它们的输出抖动因设计/电路而异，其单价也是如此。智能系统设计师意识到 系统/产品/设计的总成本本身就是一个需要满足的“规格”。这篇文章描述了每一个 信号创建方法以及推荐表，以帮助潜在用户避免招致不必要的高元件成本。

基本的“无装饰”晶体振荡器使用石英晶体，并将其与简单的电路一起在晶体的基本模式并产生方波输出。此体系结构为峰值到峰值和RMS抖动，并且通常在高达50Mhz的频率下是最具成本效益的。达到更高具有绝对最低抖动的频率，这种技术被称为高频基波（“HFF”）使用。可以使晶体以其泛音模式之一振动，泛音模式出现在
基本谐振频率。这种晶体被称为第三、第五、第七等泛音（“OT”）晶体。为了实现这一点，振荡器电路通常包括额外的设计元件来选择期望的泛音。与此相关的是，一种使晶体在第三泛音上工作以达到高达3x50Mhz频率的架构=在典型的应用程序中可以有效地执行150Mhz。

在更高的泛音上操作需要更复杂的电路，几家振荡器公司正在努力增加石英晶体基础和第三Overtone谐振技术，以支持例如10Gb光纤信道频率为70.8333Mhz x 3=212.500Mhz。这些努力的重点是提供最低抖动的主时钟性能——随着数据总线速度的不断提高。尽管如此，这项技术仍处于先进阶段并且并非所有晶体振荡器供应商都能轻易获得。

另一种已被成功利用的技术是集成整数乘法器。在这些设备中通过将输入信号锁定到以直接，晶体频率的整数乘法（2x，3x，4x…等），然后二进制分频回到所需的工作频率。可以采用的另一种方法是谐波乘法。这在技术上是相似的以有源晶体振荡器（而不是晶体）的输出信号为差的晶体泛音利用是乘以一个整数值。除了电路集成中的损耗和其他折衷之外，抖动性能在直接（即泛音模式的晶体基波）频率生成上恶化了20LogN的因子（其中N是整数乘法因子）。
因此，虽然基频、泛音和/或谐波频率的产生是可能的，但这些技术通常是与集成整数乘法相比成本和复杂性令人望而却步，抖动要求。为了避免任何不必要的成本溢价，设计师需要在设计裕度是计算输出信号抖动的特定带宽。

在上一节中，讨论了生成CLK的方法以及它如何影响抖动性能。不管无论实现架构是Fundamental还是Overtone Crystal、N-乘法器还是Fractional-N乘法器，晶体振荡器还包含根据现有逻辑技术的输出驱动器。输出的特定类型逻辑兼容性可以是低电压CMOS（LVCMOS）、低电压、正电源-发射极耦合逻辑（LVPECL），
低电压差分信号（LVDS）和/或高速电流控制逻辑（HCSL）。输出逻辑类型为主要与处理设备的输出频率和/或逻辑接口的通用性有关给定的应用程序类型。例如，PCIe SYSCLK的主要逻辑类型是HCSL。普通有源振荡器输出逻辑兼容性通常滞后处理设备逻辑的开发6到12个月，并且有时甚至更长。在此期间使用逻辑翻译器。这方面的一个例子是最小化转换差分信号（TMDS）。TMDS被用于系统设计中的一些应用（例如：HDMI），但目前还不能作为晶体振荡器输出逻辑的选择。输出逻辑类型的重要性在于通过将晶体振荡器（和任何额外的输出转换设备）连接到处理设备。通常，通过“眼图”具有最快转换时间（例如上升/下降时间）的逻辑类型将导致最低的接口抖动。

无论性能规范、规范要求或使用的特定PHY芯片组/执行方法如何，最重要的规范是实现的成本效益。所有商业和工业满足所有性能要求但总成本高于市场要求的系统没有价值。所有优质晶体振荡器供应商在抖动生成规范中都包含一定数量的保护带在他们的数据表中发布。由于有充分的理由，系统设计师在他们要求的规格中也包含了一定数量的防护带，因此与声誉良好的晶体振荡器制造商合作可能会导致双重防护带因此解决方案的成本过高。帮助指定合适的晶体振荡器而不添加表1显示了当今最流行的数据/通信应用。
在Cardinal，我们提供包含上述每种技术的解决方案：高频晶体基波，泛音、整数-N和分数-N。执行每种产品都是为了向客户提供最有效的解决方案性价比高。表1列出了当今每种最流行的串行数据约定所使用的技术。表2包含可在系统设计材料清单上调出的具体零件号每个。与任何市场领先的公司一样，Cardinal的产品也在不断发展，以使我们的客户能够保持竞争优势。